%0 Journal Article
%T Hardwarearchitektur f¨¹r einen universellen LDPC Decoder
%A C. Beuschel
%A H.-J. Pfleiderer
%J Advances in Radio Science : Kleinheubacher Berichte
%D 2009
%I Copernicus Publications
%X Im vorliegenden Beitrag wird eine universelle Decoderarchitektur f¨¹r einen Low-Density Parity-Check (LDPC) Code Decoder vorgestellt. Anders als bei den in der Literatur h ufig beschriebenen Architekturen f¨¹r strukturierte Codes ist die hier vorgestellte Architektur frei programmierbar, so dass jeder beliebige LDPC Code durch eine  nderung der Initialisierung des Speichers f¨¹r die Pr¨¹fmatrix mit derselben Hardware decodiert werden kann. Die gr  te Herausforderung beim Entwurf von teilparallelen LDPC Decoder Architekturen liegt im konfliktfreien Datenaustausch zwischen mehreren parallelen Speichern und Berechnungseinheiten, wozu ein Mapping und Scheduling Algorithmus ben tigt wird. Der hier vorgestellte Algorithmus st¨¹tzt sich auf Graphentheorie und findet f¨¹r jeden beliebigen LDPC Code eine f¨¹r die Architektur optimale L sung. Damit sind keine Wartezyklen notwendig und die Parallelit t der Architektur wird zu jedem Zeitpunkt voll ausgenutzt.
%U http://www.adv-radio-sci.net/7/213/2009/ars-7-213-2009.pdf