Hardwarearchitektur für einen universellen LDPC Decoder

Im vorliegenden Beitrag wird eine universelle Decoderarchitektur für einen Low-Density Parity-Check (LDPC) Code Decoder vorgestellt. Anders als bei den in der Literatur h ufig beschriebenen Architekturen für strukturierte Codes ist die hier vorgestellte Architektur frei programmierbar, so dass jeder beliebige LDPC Code durch eine nderung der Initialisierung des Speichers für die Prüfmatrix mit derselben Hardware decodiert werden kann. Die gr te Herausforderung beim Entwurf von teilparallelen LDPC Decoder Architekturen liegt im konfliktfreien Datenaustausch zwischen mehreren parallelen Speichern und Berechnungseinheiten, wozu ein Mapping und Scheduling Algorithmus ben tigt wird. Der hier vorgestellte Algorithmus stützt sich auf Graphentheorie und findet für jeden beliebigen LDPC Code eine für die Architektur optimale L sung. Damit sind keine Wartezyklen notwendig und die Parallelit t der Architektur wird zu jedem Zeitpunkt voll ausgenutzt.